IBM, 0.7나노 나노스택 칩 기술 공개…AI 인프라 전력 효율 겨냥

IBM 공식 발표에 따르면 회사는 25일(현지시간) 0.7나노미터, 즉 7옹스트롬 노드의 서브 1나노미터 칩 기술을 공개했다. IBM은 이를 “세계 최초의 서브 1나노미터 칩 기술”이라고 설명하며, 새 트랜지스터 구조인 3차원 나노스택을 핵심 기술로 제시했다.

이번 발표의 중심은 더 작은 공정명 자체보다 트랜지스터를 수직으로 쌓는 구조 변화에 있다. IBM은 나노스택이 기존 나노시트 구조를 넘어 트랜지스터를 세로 방향으로 적층하고 엇갈리게 배치해 같은 면적에 더 많은 소자를 넣는 방식이라고 설명했다. 회사에 따르면 새 칩은 손톱 크기 면적에 약 1000억 개의 트랜지스터를 담을 수 있으며, 2021년 공개한 IBM 2나노 칩보다 밀도가 거의 두 배 높다.

IBM은 공개된 기술 결과를 근거로 새 기술이 2나노 노드 칩 대비 최대 50% 높은 성능 또는 70% 높은 에너지 효율을 제공할 수 있다고 밝혔다. 이 수치는 양산 제품의 벤치마크가 아니라 기술 결과와 전망에 기반한 설명이라는 점에서 해석에 주의가 필요하다. 다만 생성형 AI와 클라우드 인프라의 전력 사용량이 커지는 상황에서 반도체 효율 개선은 데이터센터 운영비와 인프라 설계에 직접적인 영향을 줄 수 있다.

나노스택 구조는 각 적층 레이어에 서로 다른 재료 조합을 적용할 수 있다는 점도 IBM이 강조한 부분이다. 이는 성능과 전력 효율을 트랜지스터 단위로 조정할 여지를 넓히는 접근이다. IBM은 초박막 유전체 본딩, 이중 채널 엔지니어링, CMOS 인버터 동작 실험 등을 통해 해당 구조가 물리적으로 구현 가능하고 실제 연산을 지원한다는 점을 확인했다고 설명했다.

메모리 영역에서도 의미가 있다. IBM은 VLSI 2026에서 나노스택 구조가 SRAM에서 40% 스케일링을 제공한다는 연구 결과를 제시했다고 밝혔다. AI 워크로드는 연산 성능뿐 아니라 메모리 대역폭과 데이터 이동 비용의 영향을 크게 받기 때문에, SRAM 효율 개선은 향후 AI 칩 설계에서 중요한 변수로 작용할 수 있다.

다만 이번 발표는 상용 칩 출시나 대량생산 일정 확정이 아니다. IBM은 반도체 연구개발 성과와 장기 로드맵을 공개한 것이며, 실제 제품화와 제조 파트너, 수율, 비용 경쟁력은 별도의 검증이 필요하다. 공정 노드 명칭 역시 실제 물리 치수를 그대로 뜻하기보다 세대 구분에 가까워졌다는 점도 함께 봐야 한다.

그럼에도 IBM의 발표는 AI 인프라 경쟁이 GPU와 소프트웨어 최적화만의 문제가 아니라, 기초 반도체 구조 경쟁으로 이어지고 있음을 보여준다. 전력 효율과 집적도 개선이 제한되는 구간에서 3차원 적층과 소재 조합은 차세대 컴퓨팅 인프라의 중요한 연구 축으로 남을 가능성이 크다.

출처: IBM 공식 발표 https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-technology